在Total Solution渐成趋势和产业链向下转移的同时，EDA工具领域也在发生变化。EDA供应商要更加关注验证、制造等整个流程的问题，而在现实中不少EDA公司的关注点仍然放在几个工具模块，而忽略了整个流程的考虑。

传统的EDA工具中，用一个执行核心来实现芯片设计，包括模拟设计、数字设计、混合信号设计以及封装设计。如今，IC工艺水平的进步和3C领域的需求驱动着EDA工具的创新，低功耗、高集成度、新兴射频技术的设计要求，特别是在中国，3C新兴领域的成长速度要远高于成熟市场，3C领域的客户对端到端方案提出更多的需求。

因此，仅有点工具是不够的，从提供点工具过渡到支持整个流程，这是EDA厂商的未来发展方向。把端到端流程进行优化是最好的理念，从架构到节能设计，都贯穿了设计、布局布线和验证整个过程。

从执行核心向上下两端扩展成为EDA行业的新增长点，很多EDA公司已经开始涉足。向上延伸到验证，包括仿真和系统硬件模拟，重点是提高系统架构；向下是可制造性设计(DFM)，DFM强调“Big Design”的概念，是更广泛的Design，DFM中每一个流程模块都具有自检测功能再向下传送。

基于这样的理念，就是要把模拟、数字、混合信号及封装设计等各种点工具连接在一起，并提供功能验证平台及DFM技术，把设计、制造形成一个环路。

在数字IC设计和PCB设计中，面临两大挑战：更小面积，更低功耗。根据设计复杂度、工艺节点等要求，可以分为X、XL、GXL三个级别，根据客户不同的需求提供EDA设计方案也不失为明智之选。目前来看中国对L类的需求为主，对XL级设计的需求也开始出现。

功耗是业界关注的一个焦点，也是需要产业链上下游厂商协同解决的问题。CPF(Common Power Format，通用功率格式)是时下备受关注的低功耗格式之一，它强调对整个流程进行优化来实现低功耗自动管理的理念。由包括EDA工具、IP、芯片、系统、制造及设备厂商在内的合作伙伴，成立的Power Forward Initiative(PFI)联盟，共同推动CPF的标准化。

作为一种低功耗通用语言，CPF经过翻译形成通用语言后，要整合到整个流程中。如果一个IP模块性能不好，可能整个系统的功耗还是很高。流程中的每个模块都会进行自检，避免最终检测出现问题要全面修改设计。因而，单个IP模块自检测，是保证整个流程低功耗的关键，CPF明年通过测试后，Cadence将会把CPF运用到所有相关工具中。